JTAG: configuración de pines, trabajo, analizador de protocolo, diagrama de tiempo y sus aplicaciones

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JTAG (Joint Test Action Group) es un estándar IEEE 1149.1 bien establecido que se desarrolló en el año 1980 para resolver los problemas de fabricación que ocurrían en las placas electrónicas o placas de circuito impreso . Esta tecnología se usa para proporcionar suficiente acceso de prueba para cada tablero complejo cuando el acceso de prueba estaba disminuyendo. Por lo tanto, se lanzó la tecnología de escaneo de límites y el estándar JTAG o Especificación JTAG está establecido. La complejidad de la electrónica ha aumentado día a día, por lo que la especificación JTAG se ha convertido en el formato de prueba aceptado para probar unidades electrónicas complicadas y compactas. Este artículo analiza una descripción general de un JTAG protocolo: trabajar con aplicaciones.


¿Qué es JTAG?

El nombre que se le da al puerto de acceso de prueba estándar IEEE 1149.1, así como a la arquitectura Boundary-Scan, se conoce como JTAG (Grupo de acción de prueba conjunta). Esta arquitectura de escaneo de límites se usa principalmente dentro de la computadora procesadores porque Intel lanzó el primer procesador con JTAG. Este estándar IEEE simplemente define cómo se prueba el circuito de una computadora para confirmar si funciona correctamente después del procedimiento de fabricación. En las placas de circuito, se realizan pruebas para verificar las uniones de soldadura.



  JTAG
JTAG

El grupo de acción de prueba conjunta proporciona una vista de pines para los probadores con cada almohadilla IC que ayuda a identificar cualquier falla dentro de una placa de circuito. Una vez que este protocolo se conecta a un chip, este puede conectar una sonda al chip al permitir que un desarrollador controle el chip y sus conexiones con otros chips. Los desarrolladores también pueden utilizar la interfaz con el grupo de acción de prueba conjunta para copiar el firmware en la memoria no volátil de un dispositivo electrónico.

Configuración/Patillas

El Grupo de acción de prueba conjunta incluye 20 pines donde cada pin y su función se analizan a continuación.



  Salida de pines JTAG
Salida de pines JTAG

Pin1 (ref.VT): Este es el pin de voltaje de referencia del objetivo que se usa para conectarse a la fuente de alimentación principal del objetivo, que oscila entre 1,5 y 5,0 VCC.

Pin2 (Vsuministro): Este es el voltaje de suministro objetivo que se utiliza para conectar el suministro de voltaje principal de 1,5 V CC a 5,0 V CC objetivo.

Pin3 (nTRST): Este es un pin de reinicio de prueba que se usa para reiniciar la máquina de estado del controlador TAP.

Pines (4, 6, 8, 10, 12, 14, 16, 18 y 20): Estos son pines GND comunes.

Clavija 5 (TDI): Estos son datos de prueba en el pin. Estos datos se transfieren al dispositivo de destino. Este pin debe levantarse en una condición definida en el tablero de destino.

Pin7 (TMS): Este es el pin de estado del modo de prueba que se extrae para determinar la siguiente condición de la máquina de estado del controlador TAP.

Pin9 (TCK): Este es un pin de reloj de prueba que sincroniza las operaciones internas de la máquina de estado en el controlador TAP.

Clavija 11 (RTCK): Este es el pin TCK de retorno de entrada que se usa en dispositivos que admiten reloj adaptativo.

Pin13 (TDO): Este es el pin Test Data Out, por lo que los datos se mueven fuera del dispositivo de destino al Flyswatter.

Pin15 (nSRST): Este es el pin de reinicio del sistema de destino que está conectado a la señal de reinicio principal del objetivo.

Pines 17 y 19 (NC): Estos no son pines conectados.

Trabajo JTAG

El uso original del JTAG es para pruebas de límites. Aquí hay una placa de circuito impreso simple que incluye dos circuitos integrados como CPU y FPGA . Una placa típica puede incluir muchos circuitos integrados. En general, los circuitos integrados incluyen muchos pines que están conectados conjuntamente con muchas conexiones. Aquí, en el siguiente diagrama, solo se muestran cuatro conexiones.

  Tablero electrónico con dos circuitos integrados
Tablero electrónico con dos circuitos integrados

Entonces, si diseña muchos tableros donde cada tablero tiene miles de conexiones. En eso, hay algunos tableros malos. Entonces, debemos verificar qué tablero funciona y cuál no funciona. Para ello se diseñó el Grupo de Acción de Pruebas Conjuntas.

  JTAG con Placa Electrónica
JTAG con Placa Electrónica

Este protocolo puede usar los pines de control de todos los chips, pero en el siguiente diagrama, el Grupo de acción de prueba conjunta va a hacer todos los pines de salida de la CPU y todos los pines de entrada de FPGA. Después de eso, al transmitir cierta cantidad de datos desde los pines de la CPU y leer los valores de los pines de la FPGA, JTAG afirma que las conexiones de la placa PCB están bien.

En realidad, el Grupo de Acción de Prueba Conjunta incluye cuatro señales lógicas TDI, TDO, TMS y TCK. Y estas señales necesitan estar conectadas de una manera particular. Al principio, TMS y TCK están conectados en paralelo a todos los circuitos integrados de JTAG.

  Conexión TMS y TCK
Conexión TMS y TCK

Después de eso, tanto el TDI como el TDO se conectan para formar una cadena. Como puede observar, cada IC compatible con JTAG incluye 4 pines que se utilizan para JTAG, donde 3 pines son entradas y el 4.° pin es salida. El quinto pin como TRST es opcional. Por lo general, los pines JTAG no se comparten para otros fines.

  Conexiones de TDI y TDO
Conexiones de TDI y TDO

Al usar el Grupo de acción de prueba conjunta, todos los circuitos integrados utilizan pruebas de límites, cuya razón original es creada por JTAG. En la actualidad, el uso de este protocolo se ha ampliado para permitir diferentes cosas, como configurar FPGA y, luego, JTAG se usa en el núcleo de FPGA para fines de depuración.

Arquitectura JTAG

La arquitectura JTAG se muestra a continuación. En esta arquitectura, todas las señales entre la lógica central del dispositivo y los pines se interrumpen a través de una ruta de escaneo en serie llamada BSR o Boundary Scan Register. Este BSR incluye varias 'celdas' de exploración de límites. Por lo general, estas celdas de escaneo de límites no son visibles, pero se pueden usar para configurar o leer valores dentro del modo de prueba desde los pines del dispositivo.

  Arquitectura JTAG
Arquitectura JTAG

La interfaz JTAG llamada TAP o puerto de acceso de prueba utiliza diferentes señales para admitir la operación de exploración de límites como TCK, TMS, TDI, TDO y TRST.

  • La señal TCK o Test Clock simplemente sincroniza las operaciones internas de una máquina de estado.
  • La señal de selección de modo de prueba o TMS se muestrea en el borde creciente de una señal de reloj de prueba para decidir el siguiente estado.
  • TDI o la señal de entrada de datos de prueba significa los datos desplazados al dispositivo de prueba, de lo contrario, la lógica de programación. Una vez que la máquina de estado interna está en el estado correcto, se muestrea en el borde creciente de TCK.
  • TDO o señal de salida de datos de prueba significa los datos desplazados del dispositivo de prueba, de lo contrario, la lógica de programación. Una vez que la máquina de estado interna está en el estado correcto, es válida en el borde decreciente de TCK
  • TRST o Test Reset es un pin opcional que se utiliza para restablecer la máquina de estado del controlador TAP.

Controlador TAP

El punto de acceso de prueba en la arquitectura de JTAG se compone de un controlador TAP, un registro de instrucciones y registros de datos de prueba. Este controlador incluye la máquina de estado de prueba que es responsable de leer las señales TMS y TCK. Aquí, el pin i/p de datos simplemente se usa para cargar datos en las celdas de límite entre el núcleo del IC y los pines físicos, y también para cargar datos en uno de los registros de datos o en el registro de instrucciones. El pin de salida de datos se usa para leer datos de los registros o de las celdas de límite.

La máquina de estado del controlador TAP está controlada por el TMS y está cronometrada por TCK. La máquina de estado utiliza dos rutas para indicar dos modos diferentes, como el modo de instrucción y el modo de datos.

Registros

Hay dos tipos de registros disponibles dentro del escaneo de límites. Cada dispositivo compatible incluye un mínimo de dos o más registros de datos y un registro de instrucciones.

Registro de instrucciones

El registro de instrucciones se utiliza para almacenar la instrucción actual. Por lo tanto, el controlador TAP utiliza sus datos para decidir qué ejecutar con las señales que se obtienen. Con mayor frecuencia, los datos del registro de instrucciones describirán a cuál de los registros de datos se deben pasar las señales.

Registros de datos

Los registros de datos están disponibles en tres tipos: el BSR (registro de exploración de límites), el registro BYPASS y los códigos ID. Y también, otros registros de datos pueden estar allí, sin embargo, no son necesarios como un elemento del estándar JTAG.

Registro de exploración de límites (BSR)

BSR es el registro de datos de prueba principal que se utiliza para cambiar datos desde y hacia los pines de E/S del dispositivo.

DERIVACIÓN

Bypass es un registro de un solo bit que se utiliza para pasar datos de TDI a TDO. Por lo tanto, permite probar dispositivos adicionales dentro de un circuito con una sobrecarga mínima.

CÓDIGOS DE IDENTIFICACIÓN

Este tipo de registro de datos incluye el código de identificación, así como el número de revisión del dispositivo. Por lo tanto, estos datos permiten que el dispositivo se conecte a su archivo BSDL (Boundary Scan Description Language). Este archivo incluía los detalles de configuración de exploración de límites para el dispositivo.

El funcionamiento de JTAG es, inicialmente, se elige el modo de instrucción donde uno de los estados en este modo 'ruta' permite que el operador registre una instrucción por TDI. Después de eso, la máquina de estados se desarrolla hasta que se reorganiza. El siguiente paso para la mayoría de las instrucciones es elegir el modo de datos. Entonces, en este modo, los datos se cargan a través de TDI para leer desde TDO. Para TDI y TDO, las rutas de datos se organizarán de acuerdo con la instrucción que se ha registrado. Una vez que se realiza la operación de lectura/escritura, nuevamente la máquina de estado se desarrolla al estado de reinicio.

Diferencia entre JTAG y UART

La diferencia entre JTAG y UART incluye lo siguiente.

JTAG

UART

El término 'JTAG' significa Grupo de Acción de Prueba Conjunta. El término ' UART ” significa receptor/transmisor asíncrono universal.
Es una interfaz síncrona que utiliza hardware incorporado para programar el flash . UART es una interfaz asíncrona que utiliza un cargador de arranque que se ejecuta dentro de la memoria.
Es un conjunto de puertos de prueba que se usan para la depuración, pero también se pueden usar para programar firmware (lo que se hace comúnmente).

 

UART es un tipo de chip que controla las comunicaciones hacia y desde un dispositivo, como un microcontrolador, ROM, RAM, etc. La mayoría de las veces, es una conexión en serie que nos permite comunicarnos con un dispositivo.
Estos están disponibles en cuatro tipos TDI, TDO, TCK, TMS y TRST. Están disponibles en dos tipos, UART tonto y UART FIFO.
Joint Test Action Group es un protocolo de programación en serie o acceso a datos que se utiliza en la interfaz de microcontroladores y dispositivos relacionados. Un UART es un tipo de chip, de lo contrario, el subcomponente del microcontrolador que se utiliza para proporcionar el hardware para generar un flujo serial asíncrono como RS-232/RS-485.
Los componentes JTAG son procesadores, FPGA, CPLD , etc. Los componentes de UART son generador CLK, registros de desplazamiento de E/S, búfer de transmisión o recepción, búfer de bus de datos del sistema, lógica de control de lectura o escritura, etc.

Analizador de protocolo JTAG

El analizador de protocolo JTAG como PGY-JTAG-EX-PD es un tipo de analizador de protocolo que incluye algunas características para capturar y depurar la comunicación entre el host y el diseño bajo prueba. Este tipo de analizador es el instrumento líder que permite a los ingenieros de prueba y diseño probar los diseños particulares de JTAG para sus especificaciones organizando el PGY-JTAG-EX-PD como Maestro o Esclavo para generar tráfico JTAG y decodificar los paquetes de decodificación del Protocolo del Grupo de Acción de Prueba Conjunta.

  Analizador de protocolo
Analizador de protocolo

Características

Las características del analizador de protocolo JTAG incluyen lo siguiente.

  • Soporta hasta 25MH de frecuencias JTAG.
  • Genera tráfico JTAG y decodificación de protocolo para el Bus simultáneamente.
  • Tiene capacidad maestra JTAG.
  • Velocidades de datos JTAG variables y ciclo de trabajo.
  • Retrasos TDI y TCK definidos por el usuario.
  • Interfaz USB 2.0 o 3.0 de la computadora host.
  • Análisis de errores dentro de la decodificación de protocolos
  • Diagrama de temporización de bus decodificado de protocolo.
  • Transmisión continua de datos de protocolo a la computadora host para proporcionar un gran búfer.
  • Lista de actividades del protocolo.
  • A varias velocidades, se puede escribir un guión de ejercicio para combinar la generación de múltiples marcos de datos.

Diagrama de tiempo

los diagrama de tiempos del JTAG El protocolo se muestra a continuación. En el siguiente diagrama, el pin TDO permanece dentro de la condición de alta impedancia excepto durante un estado de controlador shift-IR/shift-DR.
En las condiciones del controlador shift-IR y Shift-DR, el pin TDO se actualiza en el borde decreciente de TCK a través de Target y se muestrea en el borde creciente de TCK a través de Host.

Tanto los pines TDI como TMS simplemente se muestrean en el borde creciente de TCK a través de Target. Actualizado en el borde decreciente, de lo contrario TCK a través de Host.

  Diagrama de tiempo JTAG
Diagrama de tiempo JTAG

Aplicaciones

los Aplicaciones JTAG Incluya lo siguiente.

  • El grupo de acción de prueba conjunta se usa con frecuencia en los procesadores para proporcionar el derecho de entrada a sus funciones de emulación o depuración.
  • Todos los CPLD y FPGA utilizan esto como una interfaz para dar acceso a sus funciones de programación.
  • Se utiliza para pruebas de PCB sin acceso físico
  • Se utiliza para pruebas de fabricación a nivel de placa.

Por lo tanto, todo esto se trata una descripción general de JTAG – configuración de pines, trabajo con aplicaciones. El JTAG estándar de la industria se utiliza para la verificación del diseño, así como para las pruebas de PCB después de la fabricación. Aquí hay una pregunta para usted, ¿JTAG significa?